ADC 采样时间

源阻抗、采样电容与半 LSB 建立时间。

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一阶模型

采样保持网络用源阻抗、采样开关电阻和采样电容近似：

\tau=(R_{\mathrm{src}}+R_{\mathrm{sw}})C_{\mathrm{sa}},\qquad t=\tau(N+1)\ln 2

$t$ 是满量程阶跃建立到半 LSB 所需的时间， $N$ 为 ADC 位数。总电阻 10 kΩ、采样电容 10 pF 时， $\tau=100\,\mathrm{ns}$ ，12 位 ADC 的建立时间约为 901 ns。

ADC 时钟为 14 MHz 时，一个时钟周期约 71.4 ns，901 ns 对应约 12.6 个周期，向上取整为 13 个周期。实际采样时间还要满足手册规定的最小采样周期，并计入输入运放、外置储能电容和电荷共享。

采样网络图中源阻抗、采样开关电阻和采样电容可直接修改，时间常数与建议采样周期同步更新。

源阻抗越高，建立时间越长；增大采样电容会降低采样噪声，但同样需要更长采样时间。页面只计算采样保持网络，不把 ADC 内部比较时间和转换时间算进来。

先按分压或传感器输出得到源阻抗，再填写采样开关电阻与采样电容。把计算出的周期与 ADC 手册的采样时间编码比较，选择不小于该值的档位。若无法满足，降低源阻抗或增加缓冲运放，而不是单纯延长采样时间。